UCC21551-Q1 [TI]
Automotive, 4-A, 6-A 5-kVRMS dual-channel isolated gate driver with EN and DT pins for IGBT/SiC
| 型号： | UCC21551-Q1 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | Automotive, 4-A, 6-A 5-kVRMS dual-channel isolated gate driver with EN and DT pins for IGBT/SiC 双极性晶体管 |
| 文件： | 总44页 (文件大小：2005K) |
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UCC21551-Q1
ZHCSPU2B – DECEMBER 2022 – REVISED JUNE 2023
UCC21551x-Q1 汽车类 4A、6A 增强型隔离双通道栅极驱动器
1 特性
3 说明
•
•
通用：双路低侧、双路高侧或半桥驱动器
UCC21551x-Q1 是具有可编程死区时间和宽温度范围
的隔离式双通道栅极驱动器系列。该器件采用 4A 峰值
拉电流和 6A 峰值灌电流来驱动功率 MOSFET、SiC
和 IGBT 晶体管。
具有符合 AEC-Q100 标准的下列特性
– 器件温度 1 级
– 器件 HBM ESD 分类等级 3A
– 器件 CDM ESD 分类等级 C6
结温范围：–40°C 至 +150°C
高达 4A 峰值拉电流和 6A 峰值灌电流输出
共模瞬态抗扰度 (CMTI) 大于 125 V/ns
高达 25V 的 VDD 输出驱动电源
– 12V 和 17V VDD UVLO 选项
开关参数：
UCC21551x-Q1 可以配置为两个低侧驱动器、两个高
侧驱动器或一个半桥驱动器。输入侧通过一个 5kVRMS
隔离层与两个输出驱动器相隔离，其共模瞬态抗扰度
(CMTI) 的最小值为 125V/ns。
•
•
•
•
保护功能包括：电阻器可编程死区时间、同时关闭两个
输出的禁用功能以及可抑制短于 5ns 的输入瞬态的集
成抗尖峰脉冲滤波器。所有电源都有 UVLO 保护。
•
– 33ns 典型传播延迟
– 5ns 最大延迟匹配
凭借所有这些高级特性， UCC21551x-Q1 器件能够在
各种各样的电源应用中实现高效率、高电源密度和稳健
性。
– 6ns 最大脉宽失真
– 10 µs 最大 VDD 上电延迟
针对所有电源的 UVLO 保护
电源时序快速启用
•
•
器件信息(1)
器件型号
封装
建议的 VDD 电源最小值
2 应用
UCC21551CQDWKRQ1
SOIC (14)
13.5V
19 V
•
•
•
车载电池充电器
UCC21551DQDWKRQ1 (2) SOIC (14)
高压直流/直流转换器
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
(2) 预告信息
汽车 HVAC，车身电子装置
典型应用原理图
本文档旨在为方便起见，提供有关 TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
6 规格................................................................................... 4
6.1 绝对最大额定值...........................................................4
6.2 ESD 等级（汽车类）.................................................. 4
6.3 建议运行条件.............................................................. 4
6.4 热性能信息..................................................................4
6.5 额定功率......................................................................5
6.6 绝缘规格......................................................................6
6.7 安全限值......................................................................6
6.8 电气特性......................................................................8
6.9 开关特性......................................................................9
6.10 绝缘特征曲线.......................................................... 10
6.11 典型特性.................................................................. 11
7 参数测量信息...................................................................15
7.1 传播延迟和脉宽失真度..............................................15
7.2 上升至下降时间.........................................................15
7.3 输入和使能响应时间..................................................15
7.4 可编程死区时间.........................................................16
7.5 上电 UVLO 到输出延迟.............................................16
7.6 CMTI 测试.................................................................17
8 详细说明.......................................................................... 18
8.1 概述...........................................................................18
8.2 功能方框图................................................................18
8.3 特性说明....................................................................19
8.4 器件功能模式............................................................ 22
9 应用和实施.......................................................................24
9.1 应用信息....................................................................24
9.2 典型应用....................................................................24
10 电源相关建议.................................................................34
11 布局................................................................................35
11.1 布局指南..................................................................35
11.2 布局示例..................................................................36
12 器件和文档支持............................................................. 38
12.1 器件支持..................................................................38
12.2 文档支持..................................................................38
12.3 认证.........................................................................38
12.4 接收文档更新通知................................................... 38
12.5 支持资源..................................................................38
12.6 商标.........................................................................38
12.7 静电放电警告.......................................................... 38
12.8 术语表..................................................................... 38
13 机械、封装和可订购信息...............................................38
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision A (May 2023) to Revision B (June 2023)
Page
将 C 版本从“预告信息”更改为“量产数据”............................................................................................................1
将 D 版本从“产品预发布”更改为“预告信息”........................................................................................................ 1
•
•
Changes from Revision * (December 2022) to Revision A (May 2023)
Page
添加了具有 17V UVLO 的 D 版本.......................................................................................................................1
更改了死区时间设置指南中的 DT 公式.............................................................................................................30
•
•
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5 引脚配置和功能
INA
INB
1
2
3
4
5
6
7
8
16
15
14
VDDA
OUTA
VSSA
VCCI
GND
EN
DT
11
10
9
VDDB
OUTB
VSSB
NC
VCCI
Not to scale
图 5-1. DWK 封装 14 引脚 SOIC 顶视图
表 5-1. 引脚功能
引脚
类型(1)
说明
名称
编号
设置为高电平时会同时启用两个驱动器输出，而设置为低电平时则会禁用两个输出。如果不使用
该引脚，则建议将其连接至 VCCI，以实现更好的抗噪性能。如果保持悬空，则该引脚在内部被
拉低。建议在 EN 引脚上使用 RC 滤波器以过滤高频噪声，R = 0Ω 至 100Ω，C = 100pF 至
1000pF。
EN
5
I
DT 引脚配置：
•
•
DT 引脚悬空或对 VCCI 短路会禁用死区时间互锁功能（允许输出重叠）
在 DT 和 GND 之间放置 1.7kΩ 至 100kΩ 电阻器 (RDT)，以设置驱动器输出之间的最短死区
时间
DT
6
I
•
放置 0Ω 至 150Ω 电阻器，或将 DT 引脚短接至 GND 以使两个输出互锁
GND
INA
4
1
G
I
初级侧接地参考。初级侧的所有信号都以该接地为基准。
A 通道的输入信号。INA 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被
拉至低电平。建议在 INA 上使用 RC 滤波器以过滤高频噪声，R = 10Ω 至 100Ω，C = 10pF 至
100pF。
B 通道的输入信号。INB 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被
拉至低电平。建议在 INB 上使用 RC 滤波器以过滤高频噪声，R = 10Ω 至 100Ω，C = 10pF 至
100pF。
INB
2
I
NC
7
–
无内部连接。
OUTA
OUTB
15
10
O
O
驱动器 A 的输出。通过栅极电阻器连接到 A 通道晶体管的栅极。
驱动器 B 的输出。通过栅极电阻器连接到 B 通道晶体管的栅极。
初级侧电源电压。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至
GND）。
VCCI
VCCI
VDDA
3
8
P
P
P
初级侧电源电压。此引脚在内部短接至引脚 3。
驱动器 A 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至
VSSA）。
16
驱动器 B 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至
VSSB）。
VDDB
11
P
VSSA
VSSB
14
9
G
G
次级侧 A 通道的接地基准。
次级侧 B 通道的接地基准。
(1) P = 电源，G = 接地，I = 输入，O = 输出
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6 规格
6.1 绝对最大额定值
在自然通风条件下的工作温度范围内测得（除非另有说明）(1)
最小值
–0.3
最大值
单位
V
VCCI 至 GND
输入辅助电源电压
6
VDDA、VDDB 至 VSS
输出辅助电源电压
-0.3
30
V
输出信号直流电压
–0.3 VDDA/B + 0.3
-2 VDDA/B + 0.3
–0.3 VCCI + 0.3(2)
–0.3 VCCI + 0.3(2)
1850
V
OUTA 至 VSSA、OUTB 至
VSSB
输出信号瞬态电压持续 200ns
V
INA、INB 至 GND
DT、EN 至 GND
通道间隔离电压
TJ
V
输入信号直流电压
V
采用 DWK 封装的 |VSSA-VSSB|
V
结温
-40
150
150
℃
℃
Tstg
贮存温度
–65
(1) 超出绝对最大额定值运行可能会对器件造成损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条件下
能够正常运行。如果超出建议运行条件但在绝对最大额定值范围内使用，器件可能不会完全正常运行，这可能影响器件的可靠性、功能
和性能，并缩短器件寿命
(2) 最大电压不得超过 6V。
6.2 ESD 等级（汽车类）
值
单位
人体放电模型 (HBM)，符合 AEC Q100-002(1)
充电器件模型 (CDM)，符合 AEC Q100-011
±4000
±1000
V(ESD) 静电放电
V
(1) AEC Q100-002 指示应当按照 ANSI/ESDA/JEDEC JS-001 规范执行 HBM 应力测试。
6.3 建议运行条件
在自然通风条件下的工作温度范围内测得（除非另有说明）
最小值
标称值
最大值
单位
VCCI
输入偏置引脚电源电压
3.0
5.5
V
VDDA、
VDDB
UCC21551C-Q1 - 12V UVLO
输出辅助电源电压、VDDA-VSSA、VDDB-VDDB
13.5
25
V
VDDA、
VDDB
UCC21551D-Q1 - 17V UVLO
输出辅助电源电压、VDDA-VSSA、VDDB-VDDB
19
25
V
TJ
结温
-40
150
℃
6.4 热性能信息
UCC21551x
热指标(1)
DWK
14 引脚
74.1
单位
RθJA
RθJC(top)
RθJB
ΨJT
结至环境热阻
结至外壳（顶部）热阻
°C/W
°C/W
°C/W
°C/W
°C/W
34.1
结至电路板热阻
32.8
结至顶部（中心）特征参数
结至电路板特征参数
23.7
ΨJB
32.1
(1) 有关新旧热指标的更多信息，请参阅半导体和 IC 封装热指标应用报告。
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6.5 额定功率
参数
测试条件
最小值
典型值
最大值
950
单位
mW
mW
PD
最大功耗（两侧）
VCCI = 5V，VDDA/VDDB = 20V，INA/B
= 3.3V，460kHz 50% 占空比方波，CL =
2.2nF，TJ = 150℃，TA = 25℃
PDI
最大功耗（发送器侧）
50
PDA
PDB
、
最大功耗（每个驱动器侧）
450
mW
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6.6 绝缘规格
参数
测试条件
规格
单位
通用
CLR
CPG
DTI
外部间隙(1)
端子间的最短空间距离
>8
>8
mm
mm
µm
V
外部爬电距离(1)
绝缘穿透距离
相对漏电起痕指数
材料组
端子间的最短封装表面距离
最小内部间隙
>17
> 600
I
CTI
DIN EN 60112 (VDE 0303-11)；IEC 60112
符合 IEC 60664-1
额定市电电压 ≤ 600VRMS
额定市电电压 ≤ 1000VRMS
I-IV
I-III
过压类别
DIN EN IEC 60747-17 (VDE 0884-17)(2)
VIORM
最大重复峰值隔离电压
交流电压（双极）
2121
1500
2121
7692
VPK
VRMS
VDC
交流电压（正弦波）；时间依赖型电介质击穿
(TDDB) 测试；请参阅图 1
VIOWM
最大隔离工作电压
直流电压
在空气中进行测试，符合 IEC 62368-1 的
1.2/50µs 方波
VIMP
最大脉冲电压
VPK
VTEST = VIOTM，t = 60s（鉴定测试）；
VIOTM
VIOSM
最大瞬态隔离电压
最大浪涌隔离电压(3)
7071
10000
≤5
VPK
VPK
VTEST = 1.2 × VIOTM，t = 1s（100% 生产测试）
VIOSM ≥ 1.3 x VIMP；在油中测试（鉴定测试），
1.2/50µs 波形，符合 IEC 62368-1
方法 a：I/O 安全测试子组 2/3 后，Vini = VIOTM
tini = 60s；Vpd(m) = 1.2 × VIORM，tm = 10s
，
方法 a：环境测试子组 1 后，Vini = VIOTM，tini
60s；Vpd(m) = 1.6 × VIORM，tm = 10s
=
≤5
qpd
视在电荷(4)
pC
方法 b1：常规测试（100% 生产测试）和预处理
（类型测试），Vini = 1.2 × VIOTM，tini = 1s；
Vpd(m) = 1.875 × VIORM，tm = 1s
≤5
CIO
RIO
势垒电容，输入至输出(5)
隔离电阻，输入至输出(5)
VIO = 0.4 × sin (2πft)，f = 1 MHz
VIO = 500V，TA = 25°C
约 1.2
>1012
>1011
>109
pF
Ω
VIO = 500V，100°C ≤ TA ≤ 125°C
VIO = 500V，TS = 150°C
污染等级
气候类别
2
40/125/21
UL 1577
VTEST = VISO = 5000VRMS，t = 60s（鉴定测
试）；VTEST = 1.2 × VISO = 6000VRMS，t = 1s
（100% 生产测试）
VISO
可承受 UCC2155x 的隔离电压
5000
VRMS
(1) 爬电距离和间隙应满足应用的特定设备隔离标准中的要求。请注意保持电路板设计的爬电距离和间隙，从而确保印刷电路板上隔离器的
安装焊盘不会导致此距离缩短。在特定的情况下，印刷电路板上的爬电距离和间隙变得相等。在印刷电路板上插入坡口或肋或同时应用
这两项技术可帮助提高这些规格。
(2) 此耦合器仅适用于安全额定值范围内的安全电气绝缘。应借助合适的保护电路来确保符合安全等级。
(3) 在空气或油中执行测试，以确定隔离栅的固有浪涌抗扰度。
(4) 视在电荷是局部放电 (pd) 引起的电气放电。
(5) 将隔离层每一侧的所有引脚都连在一起，构成一个双引脚器件。
6.7 安全限值
参数
测试条件
侧
最小值 典型值 最大值 单位
Rθ JA = 74.1°C/W，VDDA/B = 15V，TJ
= 150°C，TA = 25°C
53
驱动器
A、驱动
器 B
IS
安全输出电源电流
mA
32
Rθ JA = 74.1°C/W，VDDA/B = 25V，TJ
= 150°C，TA = 25°C
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参数
测试条件
侧
最小值 典型值 最大值 单位
输入
50
驱动器
800
mW
800
A
Rθ JA = 74.1°C/W，TJ = 150°C，TA =
25°C
PS
安全电源
驱动器
B
TOTAL
1650
TS
最高安全温度(1)
150
°C
(1) 最高安全温度 TS 与器件指定的最大结温 TJ 的值相同。IS 和 PS 参数分别表示安全电流和安全功率。请勿超出 IS 和 PS 的最大限值。
这些限值随环境温度 TA 的变化而变化。“热性能信息”表中的结至空气热阻 RqJA 所属器件安装在引线式表面贴装封装对应的高 K 测试板
上。可以使用这些公式计算每个参数的值：TJ = TA + RqJA × P，其中 P 为器件中耗散的功率。TJ(max) = TS = TA + RqJA × PS，其中
TJ(max) 为允许的最大结温。PS = IS × VI，其中 VI 为最大输入电源电压。
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6.8 电气特性
除非另有说明，否则 VVCCI = 3.3V 或 5.0V，从 VCCI 到 GND 的 0.1µF 电容，VVDDx = 15V（对于 12V UVLO） 或 20V（对于
17V UVLO），从 VDDA 和 VDDB 到 VSSA 和 VSSB 的 1µF + 100nF 电容，DT 引脚悬空，EN = VCC 或 DIS = GND，TJ =
–40°C 至 +150°C，CL = 0pF (1)
参数
测试条件
最小值
典型值
最大值
单位
电源电流
VINx = 0V、EN = VCC；VCC=3.3V
VINx = 0V、EN = VCC；VCC=5V
VINx = VCC、EN = VCC；VCC=3.3V
VINx = VCC、EN = VCC；VCC=5V
1.5
1.5
4.7
4.7
2.5
2.5
6.7
6.7
IVCC
VCC 静态电流
mA
VINx PWM 在 0V 时连接至 VCC，fSW
500kHz，EN = VCC；VCC=3.3V
=
=
3.2
3.2
4.6
4.6
VINx PWM 在 0V 时连接至 VCC，fSW
500kHz，EN = VCC；VCC=5V
VINx = 0V、EN = VCC；
2.7
2.7
2.7
2.7
3.7
3.7
3.7
3.7
VINx = 0V、EN = VCC；VDD=25V
VINx = VCC、EN = VCC；
VINx = VCC、EN = VCC；VDD=25V
IVDDx
VDDx 静态电流
mA
VINx PWM 在 0V 时连接至 VCC，fSW
500kHz，EN = VCC；
=
=
4
4
5
5
VINx PWM 在 0V 时连接至 VCC，fSW
500kHz，EN = VCC；VDD=25V
VCC 电源电压欠压阈值
VVCC_ON
VVCC_OFF
VVCC_HYS
tVCC+ to OUT
tVCC– to OUT
tVCCFIL
VCC UVLO 上升阈值
2.55
2.35
2.7
2.5
0.2
42
2.85
2.65
VCC UVLO 下降阈值
VCC UVLO 阈值迟滞
VCC UVLO 导通延迟
VCC UVLO 关闭延迟
VCC UVLO 抗尖峰脉冲滤波器
V
18
0.5
0.4
80
7
1.2
0.9
µs
3.1
VDD 电源电压欠压阈值和延迟
VVDD_ON
VVDD_OFF
VVDD_HYS
VVDD_ON
VVDD_OFF
VVDD_HYS
tVDD+ to OUT
tVDD– to OUT
tVDDFIL
VDDx UVLO 上升阈值
11.7
10.7
12.5
11.5
1.0
13.3
12.3
VDDx UVLO 下降阈值
VDDx UVLO 阈值迟滞
VDDx UVLO 上升阈值
VDDx UVLO 下降阈值
VDDx UVLO 阈值迟滞
VDDx UVLO 导通延迟
VDDx UVLO 关闭延迟
VDDx UVLO 抗尖峰脉冲滤波器
12V UVLO 选项（金属选项）
17V UVLO 选项（金属选项）
V
16.4
15.4
17.6
16.6
1.0
18.8
17.8
V
V
V
10
2
0.1
0.1
0.5
µs
0.17
INA、INB、AND EN /
VINx_H
、 VEN_H
、
输入高电平阈值电压
输入低电平阈值电压
输入阈值迟滞
2
1
1
2.3
VINx_L
、 VEN_L
、
0.8
V
VINx_HYS
、 VEN_HYS
、
RINxD
INx 引脚下拉电阻
EN 引脚下拉电阻
INx = 3.3V
EN = 3.3V
50
50
90
90
185
185
kΩ
kΩ
RENU
输出驱动器级
IO+
峰值输出拉电流
峰值输出灌电流
CVDDx = 10µF，CL = 0.22µF，f = 1kHz
CVDDx = 10µF，CL = 0.22µF，f = 1kHz
-4
6
A
A
IO–
上拉电阻。ROH 并不表示驱动上拉性能。有
关详细信息，请参阅第 8.3.4 节。
ROH
ROL
IOUTx = –0.05A
IOUTx = 0.05A
5
Ω
下拉电阻
0.55
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6.8 电气特性 (continued)
除非另有说明，否则 VVCCI = 3.3V 或 5.0V，从 VCCI 到 GND 的 0.1µF 电容，VVDDx = 15V（对于 12V UVLO） 或 20V（对于
17V UVLO），从 VDDA 和 VDDB 到 VSSA 和 VSSB 的 1µF + 100nF 电容，DT 引脚悬空，EN = VCC 或 DIS = GND，TJ =
–40°C 至 +150°C，CL = 0pF (1)
参数
测试条件
最小值
典型值
最大值
单位
有源下拉
VOUTPD
VOUTPD
OUTx 上的输出有源下拉
OUTx 上的输出有源下拉
IOUT = 200mA，VDDx 悬空且未通电。
IOUT = 200mA，CVDD=100nF 且未通电。
1.6
1.6
2
2
V
V
死区时间和重叠编程
禁用 DT 功能
DT 引脚开路或将 DT 引脚拉至 VCC
RDT=0~0.15kΩ
由 INA、INB 确定的输出重叠
-
针对 RDT≤0.15kΩ 的死区时间编程
-6
86
0.2
99
6
112
203
487
ns
DTS
RDT = 10 kΩ
针对 1.7kΩ≤RDT≤100kΩ
DT (ns) = 8.6×RDT(kΩ) + 13 的死区时间编 RDT = 20 kΩ
程
167
399
185
443
ns
RDT = 50 kΩ
(1) 测试条件中的电流方向定义为进入该引脚的电流为正电流，从指定端子流出的电流为负电流（除非
另有说明）
6.9 开关特性
除非另有说明，否则 VVCCI = 3.3V 或 5.0V，从 VCCI 到 GND 的 0.1µF 电容，VVDDx = 或 15V（对于 12V UVLO） 或 20V
（对于 17V UVLO），从 VDDA 和 VDDB 到 VSSA 和 VSSB 的 1µF + 100nF 电容，DT 引脚悬空，EN = VCC 或 DIS =
GND，TJ = –40°C 至 +150°C，CL = 0pF
参数
测试条件
最小值
典型值
最大值
单位
CL=1.8nF，VDDx=12V，20% 至 80%
CL=1.8nF，VDDx=25V，20% 至 80%
CL=1.8nF，VDDx=12V，10% 至 90%
CL=1.8nF，VDDx=25V，10% 至 90%
8
8
8
8
tRISE
输出上升时间
输出下降时间
ns
tFALL
ns
输入脉冲宽度 = 100ns，500kHz，在输入
VIH 至输出 10% 时进行测量
tPDLH
tPDHL
传播延迟 - 低电平到高电平
传播延迟 – 高电平到低电平
26
26
33
33
45
45
ns
ns
输入脉冲宽度 = 100ns，500kHz，在输入
VIL 至输出 90% 时进行测量
tPD_EN_HL EN 响应延迟 – 高电平至低电平
tPD_EN_LH EN 响应延迟 – 低电平至高电平
tEN/DIS_FIL = 20ns（典型值）、
VDD=VDD_ON+0.2V 及以上，
输入脉宽 = 100ns，500kHz
27
27
4
48
48
12
80
80
30
ns
ns
ns
tPWmin
tDM
传递到输出的最小输入脉宽
双通道驱动器的传播延迟匹配
VDD=VDD_ON+0.2V 及更高
输入脉宽 = 100ns，500kHz
|tPDLHA – tPDLHB|，|tPDHLA – tPDHLB
0
0
5
6
ns
ns
|
输入脉宽 = 100ns，500kHz
|tPDLHA – tPDHLA|，|tPDLHB– tPDHLB
tPWD
脉宽失真度
|
|CMH|
|CML|
高电平共模瞬态抗扰度
低电平共模瞬态抗扰度
125
125
V/ns
V/ns
VCM = 1500V
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6.10 绝缘特征曲线
1.E+12
1.E+11
1.E+10
54 Yrs
1.E+09
1.E+08
1.E+07
1.E+06
1.E+05
1.E+04
1.E+03
1.E+02
1.E+01
TDDB Line (< 1 ppm Fail Rate)
VDE Safety Margin Zone
1800VRMS
2200
200
1200
3200
4200
5200
6200
Applied Voltage (VRMS
)
图 6-1. 增强型隔离电容器寿命预测
1800
60
50
40
30
20
10
0
IVDDA/B for VDD=15V
IVDDA/B for VDD=25V
1600
1400
1200
1000
800
600
400
200
0
0
20
40
60
80
100
120
140
160
0
20
40
60
80
100
120
140
160
Ambient Temperature (°C)
Ambient Temperature (°C)
图 6-3. 安全相关限制功率的热降额曲线（根据 VDE 标
图 6-2. 根据 VDE 标准限制电流的热降额曲线（两个通
准）
道同时运行时每个通道的电流）
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6.11 典型特性
VDDA = VDDB= 15V，VCCI = 3.3V，TA = 25°C，无负载，除非另有说明。
17.5
15
50
45
40
35
30
25
20
15
10
5
12.5
10
7.5
5
2.5
0
VDD=15V
VDD=25V
VDD=15V
VDD=25V
0
500 1000 1500 2000 2500 3000 3500 4000 4500 5000
Frequency (kHz)
100 200 300 400 500 600 700 800 900 1000
Frequency (kHz)
图 6-4. 每通道电流消耗 (IVDDA/B) 与频率之间的关系
（无负载，VDD = 15V 或 25V）
图 6-5. 每通道电流消耗 (IVDDA/B) 与频率之间的关系
（1nF 负载，VDD = 15V 或 25V）
30
27
24
21
18
15
12
9
14
500kHz
1000kHz
2000kHz
3000kHz
12
10
8
6
4
2
0
6
VDD=15V
VDD=25V
3
0
10
20
30
40
50
60
70
80
90
100
-40 -20
0
20
40
60
80 100 120 140 160
Frequency (kHz)
Temperature (°C)
图 6-6. 每通道电流消耗 (IVDDA/B) 与频率之间的关系
（10nF 负载，VDD = 15 V 或 25V）
图 6-7. 每通道 (IVDDA/B) 电源电流与温度之间的关系
（无负载，不同的开关频率）
2
1.6
1.2
0.8
1.6
1.5
1.4
1.3
0.4
VDD=15V
VDD=25V
VCC=3.3V
VCC=5V
0
1.2
-40 -20
0
20
40
60
80 100 120 140 160
-40 -20
0
20
40
60
80 100 120 140 160
Temperature (°C)
Temperature (°C)
图 6-8. 每通道 (IVDDA/B) 静态电源电流与温度之间的关
图 6-9. IVCCI 静态电源电流与温度之间的关系（无负
系（无负载，低电平输入，无开关）
载，低电平输入，无开关）
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30
27.5
25
6
5.5
5
Output Pull-Up
Output Pull-Down
4.5
4
22.5
20
3.5
3
17.5
15
2.5
2
12.5
10
1.5
1
tRise
tFall
7.5
5
0.5
-40 -20
1
2
3
4
5
6
7
8
9
10
0
20
40
60
80 100 120 140 160
Load (nF)
Temperature (°C)
图 6-10. 上升和下降时间与负载间的关系 (VDD = 15V)
图 6-11. 输出电阻与温度之间的关系
40
36
34
32
30
28
36
32
28
24
Rising Edge (tPDLH)
Falling Edge (tPDHL)
Rising Edge (tPDLH
)
Falling Edge (tPDHL
)
20
-40 -20
0
20
40
60
80 100 120 140 160
Temperature (°C)
3.2
3.4
3.6
3.8
4
4.2
4.4
4.6
4.8
5
VCCI (V)
图 6-12. 传播延迟与温度间的关系
图 6-13. 传播延迟与 VCCI 之间的关系
3
2
2
1.5
1
1
0.5
0
0
-0.5
-1
-1
-2
-3
Rising Edge
Falling Edge
-1.5
-2
-40 -20
0
20
40
60
80 100 120 140 160
15
16
17
18
19
20
21
22
23
24
25
Temperature (°C)
VDD (V)
图 6-14. 脉宽失真度与温度之间的关系
图 6-15. 传播延迟匹配 (tDM) 与 VDD 之间的关系
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2
1.5
1
15
14
13
12
11
10
0.5
0
-0.5
-1
Rising Edge
Falling Edge
VVDD_ON
VVDD_OFF
-1.5
-2
-40
-20
0
20
40
60
80
100 120 140
-40 -20
0
20
40
60
80 100 120 140 160
Temperature (°C)
Temperature (°C)
图 6-16. 传播延迟匹配 (tDM) 与温度之间的关系
图 6-17. VDD 12V UVLO 阈值与温度之间的关系
2
0.9
0.89
0.88
0.87
1.5
1
0.5
0.86
VCC=3.3V
VCC=5V
0.85
0
-40
-20
0
20
40
60
80
100 120 140
-40 -20
0
20
40
60
80 100 120 140 160
Temperature (°C)
Temperature (°C)
图 6-19. IN/EN 迟滞与温度之间的关系
图 6-18. VDD 12V UVLO 迟滞与温度之间的关系
1
1.9
1.89
1.88
1.87
1.86
1.85
1.84
1.83
1.82
1.81
1.8
0.99
0.98
0.97
0.96
VCC=3.3V
VCC=5V
VCC=3.3V
VCC=5V
0.95
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40
60
80
100 120 140
Temperature (°C)
Temperature (°C)
图 6-20. IN/EN 低阈值
图 6-21. IN/EN 高阈值
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900
850
800
750
700
650
600
550
500
450
400
350
300
250
200
150
10
8
RDT = 20kOhm
RDT = 100kOhm
6
RDT = 20kOhm
RDT = 100kOhm
4
2
0
-40 -20
0
20
40
60
80 100 120 140 160
-40 -20
0
20
40
60
80 100 120 140150
Temperature (°C)
Temperature (°C)
图 6-22. 死区时间与温度之间的关系（RDT = 20kΩ 和
100kΩ）
图 6-23. 死区时间匹配与温度之间的关系（RDT = 20kΩ
和 100kΩ）
20
15
10
5
CL=2.2nF
CL=10nF
0
-5
0
100
200
300
400
500
600
700
800
Time (ns)
图 6-24. 典型输出波形
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7 参数测量信息
7.1 传播延迟和脉宽失真度
图 7-1 显示了如何从通道 A 和 B 的传播延迟中计算脉宽失真度 (tPWD) 和延迟匹配 (tDM)。要测量延迟匹配，两个
输入必须同相，并且将 DT 引脚短接至 VCC 来禁用死区时间。
INA/B
tPDHLA
tPDLHA
tDM
OUTA
tPDLHB
tPDHLB
tPWDB = |tPDLHB t tPDHLB|
OUTB
图 7-1. 重叠输入，禁用死区时间
7.2 上升至下降时间
图 7-2 显示了测量上升时间 (tRISE) 和下降时间 (tFALL) 的标准。有关如何实现较短上升时间和下降时间的更多信
息，请参阅节 8.3.4。
90%
80%
tRISE
tFALL
20%
10%
图 7-2. 上升时间和下降时间标准
7.3 输入和使能响应时间
图 7-3 展示了禁用功能的响应时间。建议在将 EN 引脚连接到远距离微控制器时，在靠近 EN 引脚处使用
100pF-1nF 低 ESR/ESL 电容器进行旁路。详细信息请参见 节 8.4.1。
图 7-3. 使能引脚时序
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7.4 可编程死区时间
保持 DT 引脚开路或通过适当的电阻 (RDT) 将其连接至 GND 可设置死区时间间隔。有关死区时间的更多详细信
息，请参阅节 8.4.2。
INA
INB
90%
OUTA
10%
tPDHL
tPDLH
90%
OUTB
10%
tPDHL
Dead Time
(Set by RDT
Dead Time
(Determined by Input signals if
)
longer than DT set by RDT
)
图 7-4. 死区时间开关参数
7.5 上电 UVLO 到输出延迟
在驱动器为提供适当的输出状态做好准备之前，UVLO 上升沿到输出之间存在上电延迟。对于 VCCI UVLO，此延
迟定义为 tVCCI+ to OUT（通常为 42us），对于 VDD UVLO，此延迟定义为 tVDD+ to OUT（最大为 10us）。建议在
驱动器的 VCCI 和 VDD 辅助电源准备就绪后，在启动 PWM 信号之前考虑适当的裕度。图 7-5 和图 7-6 展示了
VCCI 和 VDD 的加电 UVLO 延迟时序图。
如果 INA 或 INB 在 VCCI 或 VDD 超过其各自的导通阈值之前处于活动状态，则在 VCCI 或 VDD 超过其 UVLO
上升阈值后 tVCCI+ to OUT 或 tVDDx+ to OUT 之前，输出不会更新。但是，当 VCCI 或 VDD 收到的电压低于其各自
的关断阈值时，在输出保持低电平之前，延迟小于 2µs，具体取决于电源引脚上的电压压摆率。这种不对称延迟
旨在确保器件能够在 VCCI 或 VDD 断电期间安全运行。
VCCI,
INx
VCCI,
INx
VVCCI_ON
VVCCI_OFF
VDDx
OUTx
VDDx
OUTx
tVCCI+ to OUT
tVDD+ to OUT
VVDD_ON
VVDD_OFF
图 7-5. VCCI 上电 UVLO 延迟
图 7-6. VDDA/B 上电 UVLO 延迟
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7.6 CMTI 测试
图 7-7 是 CMTI 测试配置的简单示意图。
图 7-7. 简化的 CMTI 测试设置
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8 详细说明
8.1 概述
为了快速开关功率晶体管并减少开关功率损耗，通常会在控制器件的输出端和功率晶体管的栅极之间放置大电流
栅极驱动器。在一些情况下，控制器无法提供足够的电流来驱动功率晶体管的栅极。在使用数字控制器的情况下
尤其如此，因为来自数字控制器的输入信号通常是 3.3V 逻辑信号，只能提供几毫安的电流。
UCC21551x-Q1 是一款灵活的双路栅极驱动器，可以配置成支持各种电源和电机驱动拓扑，也可以驱动包含 SiC
MOSFET 在内的多种类型的晶体管。该器件具有很多特性，能够与控制电路良好集成并能够保护所驱动的栅极，
此类特性包括：电阻器可编程死区时间 (DT) 控制、在内部下拉的 EN 引脚以及输入和输出电压的欠压锁定
(UVLO)。当输入端保持开路时，或者输入脉宽不够时，UCC21551x-Q1 也会将其输出保持为低电平。驱动器输入
端与 CMOS 和 TTL 兼容，可连接数字和模拟电源控制器等。每条通道均由其各自的输入引脚（INA 和 INB）控
制，因此允许完全独立地控制每个输出。
8.2 功能方框图
INA
1
16 VDDA
90 kꢀ
VCCI
Driver
MOD
DEMOD
Deglitch
Filter
15 OUTA
14 VSSA
UVLO
VCCI 3,8
UVLO
GND
DT
4
6
Deadtime
Control
Functional Isolation
EN
5
11 VDDB
10 OUTB
90 kꢀ
Driver
MOD
DEMOD
Deglitch
Filter
UVLO
INB
NC
2
7
9
VSSB
90 kꢀ
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8.3 特性说明
8.3.1 VDD、VCCI 和欠压锁定 (UVLO)
UCC21551x-Q1 在两路输出 VDD 和 VSS 引脚之间的电源电路块提供内部欠压锁定 (UVLO) 保护功能。当 VDD
偏置电压在器件启动后低于 VVDD_ON 或在启动后低于 VVDD_OFF 时，无论输入引脚（INA 和 INB）的状态如何，
VDD UVLO 功能都会将受影响的输出保持为低电平。
当驱动器的输出级处于未偏置或 UVLO 状态时，驱动器输出通过限制驱动器输出上电压上升的有源钳位电路保持
低电平（如图 8-1 所示）。在这种情况下，上部 PMOS 被 RHi-Z 阻断，而下部 NMOS 栅极通过 RCLAMP 连接到驱
动器输出端。在该配置下，输出被有效地钳位至下部 NMOS 器件的阈值电压，当没有辅助电源时，该阈值电压通
常约为 1.5V。
VDD
RHI_Z
Output
Control
OUT
RCLAMP
RCLAMP is activated
during UVLO
VSS
图 8-1. 有源下拉功能的简化表示
VDD UVLO 保护还具有迟滞功能 (VVDD_HYS)。当电源存在接地噪声时，该迟滞可防止抖动。得益于此，该器件还
可以接受偏置电压小幅下降，这种情况在器件开始切换和工作电流消耗突然增加时必然会发生的。
UCC21551x-Q1 的输入侧还具有内部欠压锁定 (UVLO) 保护功能。除非电压 VCCI 在启动时超过 VVCCI_ON，否则
器件不会进入工作模式。当该引脚接收到低于 VVCCI_OFF 的电压，信号将停止传输。而且，与用于 VDD 的 UVLO
相似，这里存在迟滞 (VVCCI_HYS) 以确保稳定运行。
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如果是 VDD，UCC21551x-Q1 的所有版本可承受的绝对上限为 30V；如果是 VCCI，可承受的绝对上限是 5.5V。
表 8-1. UCC21551x-Q1 VCCI UVLO 功能逻辑
输入
输出
条件
INA
H
L
INB
L
OUTA
OUTB
器件启动期间 VCCI-GND < VVCCI_ON
器件启动期间 VCCI-GND < VVCCI_ON
器件启动期间 VCCI-GND < VVCCI_ON
器件启动期间 VCCI-GND < VVCCI_ON
器件启动后 VCCI-GND < VVCCI_OFF
器件启动后 VCCI-GND < VVCCI_OFF
器件启动后 VCCI-GND < VVCCI_OFF
器件启动后 VCCI-GND < VVCCI_OFF
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
H
L
H
L
H
L
L
H
H
L
H
L
表 8-2. UCC21551x-Q1 VDD UVLO 功能逻辑
输入
输出
条件
INA
H
L
INB
L
OUTA
OUTB
器件启动期间 VDD-VSS < VVDD_ON
器件启动期间 VDD-VSS < VVDD_ON
器件启动期间 VDD-VSS < VVDD_ON
器件启动期间 VDD-VSS < VVDD_ON
器件启动后 VDD-VSS < VVDD_OFF
器件启动后 VDD-VSS < VVDD_OFF
器件启动后 VDD-VSS < VVDD_OFF
器件启动后 VDD-VSS < VVDD_OFF
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
H
L
H
L
H
L
L
H
H
L
H
L
8.3.2 输入和输出逻辑表
表 8-3. 输入/输出逻辑表(1)
假设 VCCI、VDDA、VDDB 均已上电。有关各个 UVLO 工作模式的更多信息，请参阅 节 8.3.1。
输入
输出
EN
备注
INA
L
INB
OUTA
OUTB
L
H
H
H
H
H
H
L
L
L
H
L
L
H
如果使用死区时间功能，则死区时间结束后会发生输出切换。请参阅
节 8.4.2
H
L
H
L
H
H
H
L
H
H
L
H
L
DT 引脚保持开路或连接到 VCCI
保持开路
保持开路
-
低电平或保持开
路
X
X
L
L
-
(1) “X”表示 L、H 或保留开路。
8.3.3 输入级
UCC21551x-Q1 的输入引脚（INA、INB 和 EN）基于兼容 TTL 和 CMOS 的输入阈值逻辑，该逻辑与 VDD 电源
完全隔离。由于 UCC21551x-Q1 具有典型值为 2V 的高电平阈值 (VINAH) 和典型值为 1V 的低电平阈值，并且随
温度变化很小，因此可以使用逻辑电平控制信号（例如来自 3.3V 微控制器）轻松地驱动输入引脚。由于具有 1 V
的宽迟滞 (VINA_HYS)，器件具有出色的抗噪性能并且运行稳定。如果任何输入保持开路，内部下拉电阻器会强制将
对应引脚置于低电平。此类电阻器通常为 90kΩ（请参阅节 8.2）。但是，如果不使用输入，仍建议将其接地。
由于 UCC21551x-Q1 的输入侧与输出驱动器相隔离，因此允许用户为所选择的栅极选择最有效的 VDD。施加于
INA 或 INB 的任何信号的振幅绝不 应超过 VCCI 的电压。
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8.3.4 输出级
UCC21551x-Q1 输出级采用上拉结构，能够在最需要的时候提供峰值拉电流：在电源开关导通转换的米勒平坦区
期间（此时电源开关漏极或集电极电压经历 dV/dt）。输出级上拉结构具备一个 P 沟道 MOSFET 与一个额外的上
拉 N 沟道 MOSFET（并联）。N 沟道 MOSFET 的功能是短暂增加峰值拉电流，从而实现快速导通。这是通过在
输出状态从低电平变为高电平时，在短时间内短暂导通 N 沟道 MOSFET 来实现的。
ROH 参数是直流测量值，仅代表 P 沟道器件的导通电阻。这是因为上拉 N 沟道器件在直流条件下保持在关断状
态，并且仅在输出状态从低电平变为高电平时短暂导通。该 N 沟道器件的导通电阻约为 1.47Ω。因此，在该短暂
导通阶段，UCC21551x-Q1 上拉级的有效电阻是上拉 NMOS 和上拉 PMOS 之间的并联电阻，即 1.47Ω//5Ω，该
值远低于 ROH 参数所表示的值。ROH 的值掩盖了 UCC21551x-Q1 开通时间的快速特性。
UCC21551x-Q1 中的下拉结构仅包含 N 沟道 MOSFET。ROL 参数也是一项直流测量值，其表示器件中下拉状态
下的阻抗。UCC21551x-Q1 的两个输出都能提供 4A 峰值拉电流和 6A 峰值灌电流脉冲。输出电压在 VDD 和
VSS 之间摆动提供轨到轨运行，这归功于提供极低压降的 MOS 输出级。
为了确保栅极驱动器稳健可靠地运行，请特别注意最小脉冲宽度。电气特性表中显示的最小脉冲宽度描述了在空
载驱动器中传递到输出的最小输入脉冲。这是由驱动器 IC 中存在的抗尖峰脉冲滤波器决定的。需要比最大规格
更长的输入开启或关闭脉冲宽度，才能保证输出状态改变并避免潜在的击穿。对于施加了负载的驱动器，必须采
取额外的预防措施以确保系统稳健运行。在栅极开关期间，如果输出状态在驱动器完成每次转换之前发生变化，
则会发生非零电流开关事件。与布局寄生效应相结合，非零电流开关可能会导致内部电源轨过冲和栅极驱动器的
EOS 损坏。因此，需要最小输出宽度来确保系统可靠运行。该最小输出脉冲宽度取决于多个因素：栅极电容、
VDD 电源电压、栅极电阻和 PCB 布局寄生效应。稳健运行的最小脉冲宽度可能大于电气特性表中显示的最小脉
冲宽度。应进行系统级研究，以确定每个系统所需的最小输出脉冲宽度。
VDD
ROH
Shoot-
RNMOS
Input
Signal
Through
Prevention
Circuitry
OUT
VSS
ROL
Pull Up
图 8-2. 输出级
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8.3.5 UCC21551x-Q1 中的二极管结构
图 8-3 展示了 UCC21551x-Q1 的 ESD 保护元件中涉及的多个二极管。这提供了器件的绝对最大额定值的图形表
示。
图 8-3. ESD 结构
8.4 器件功能模式
8.4.1 使能引脚
将 EN 引脚设为低电平（或保持开路），同时关闭两个输出。将 EN 引脚拉至高电平可使 UCC21551x-Q1 正常运
行。EN 响应延迟具有 48ns 的典型值。只有当 VCCI 保持在 UVLO 阈值以上时，EN 引脚才起作用（并且很有必
要）。如果不使用 EN 引脚，建议将此引脚连接至 VCCI，以实现更佳的抗噪性能，建议在使用长引线将 EN 连接
到微控制器时，在靠近 EN 引脚处使用约 100pF 至 1nF 的低 ESR/ESL 电容器进行旁路。
8.4.2 可编程死区时间 (DT) 引脚
使用 UCC21551x-Q1，用户可通过以下方式调整死区时间 (DT)：
8.4.2.1 将 DT 引脚连接到 VCC
输出与输入完全匹配，因此不会置位死区时间。这允许将输出重叠。
8.4.2.2 DT 引脚连接至 DT 和 GND 引脚之间的编程电阻器
可通过在 DT 引脚和 GND 之间放置一个电阻器 RDT 来对 tDT 编程。可以根据 方程式 1 来确定合适的 RDT 值，其
中 RDT 以 kΩ 为单位，tDT 以 ns 为单位：
t
= 8.6 × R + 13
DT
(1)
DT
当 RDT = 100kΩ 时，DT 引脚电流将小于 10µA。不建议将 DT 引脚悬空。
一个输入信号下降沿会激活另一个信号的已编程死区时间。输出信号死区时间始终设置为驱动器编程的死区时间
或输入信号的死区时间中的较长值。如果两个输入同时都处于高电平，则两个输出都将立即被设为低电平。此特
性用于防止击穿，并且它并不影响正常运行所需的已编程设定的死区时间。节 8.3.2 显示并说明了各种驱动器死区
时间逻辑工作条件：
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INA
INB
DT
OUTA
OUTB
A
B
C
D
E
F
图 8-4. 各种输入信号条件下输入与输出逻辑之间的关系
条件 A：INB 变为低电平，INA 变为高电平。INB 立即将 OUTB 设为低电平并将已编程设定的死区时间分配给
OUTA。在已编程设定的死区时间后，OUTA 能够变为高电平。
条件 B：INB 变为高电平，INA 变为低电平。INA 现在立即将 OUTA 设为低电平并将已编程设定的死区时间分配
给 OUTB。在已编程设定的死区时间后，OUTB 能够变为高电平。
条件 C：INB 变为低电平，INA 仍为低电平。INB 立即将 OUTB 设为低电平并为 OUTA 分配已编程死区时间。在
这种情况下，输入信号的自身死区时间长于已编程死区时间。因此，当 INA 变为高电平时，INA 立即将 OUTA 设
为高电平。
条件 D：INA 变为低电平，INA 仍为低电平。INA 立即将 OUTA 设为低电平并将已编程设定的死区时间分配给
OUTB。INB 的自身死区时间长于已编程死区时间。因此，当 INB 变为高电平时，INB 立即将 OUTB 设为高电
平。
条件 E：INA 变为高电平，而 INB 和 OUTB 仍为高电平。为了避免击穿，INA 会立即将 OUTB 拉至低电平并使
OUTA 保持低电平状态。一段时间后，OUTB 变为低电平并将已编程设定的死区时间分配给 OUTA。OUTB 已经
为低电平。在已编程设定的死区时间后，OUTA 能够变为高电平。
条件 F：INB 变为高电平，而 INA 和 OUTA 仍为高电平。为了避免击穿，INB 会立即将 OUTA 拉至低电平并使
OUTB 保持低电平状态。一段时间后，OUTA 变为低电平并将已编程设定的死区时间分配给 OUTB。OUTA 已经
为低电平。在已编程设定的死区时间后，OUTB 能够变为高电平。
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9 应用和实施
备注
以下应用部分中的信息不属于 TI 元件规范，TI 不担保其准确性和完整性。TI 的客户应负责确定各元件
是否适用于其应用。客户应验证并测试其设计实现，以确认系统功能。
9.1 应用信息
UCC21551x-Q1 有效地将隔离功能和缓冲器驱动功能结合在一起。UCC21551x-Q1（具有高达 5.5V 的 VCCI 和
25V 的 VDDA/VDDB）具有灵活的通用功能，这使得该器件能够用作 MOSFET、IGBT 或 SiC MOSFET 的低侧、
高侧、高侧/低侧或半桥驱动器。UCC21551x-Q1 具有集成元件、高级保护功能（UVLO、死区时间和禁用）和经
过优化的开关性能，使设计人员可以为企业、电信、汽车和工业应用打造更小、更强大的设计，并加快产品上市
速度。
9.2 典型应用
图 9-1 中的电路显示了采用 UCC21551x-Q1 驱动典型半桥配置的参考设计，该参考设计可以用在多种常见的电源
转换器拓扑中，例如同步降压、同步升压、半桥/全桥隔离式拓扑以及三相电机驱动应用。
图 9-1. 典型应用原理图
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9.2.1 设计要求
表 9-1 列出了示例应用的参考设计参数：UCC21551x-Q1 驱动采用高侧/低侧配置的 1200V SiC-MOSFET。
表 9-1. UCC21551x-Q1 设计要求
参数
值
单位
-
功率晶体管
VCC
C2M0080120D
5.0
20
V
VDD
V
输入信号振幅
开关频率 (fs)
直流链路电压
3.3
100
800
V
kHz
V
9.2.2 详细设计过程
9.2.2.1 设计 INA/INB 输入滤波器
建议用户避免对输入栅极驱动器的信号进行整形以尝试减慢（或延迟）输出端的信号。然而，可以使用小型的输
入 RIN-CIN 滤波器来滤除非理想布局或长 PCB 迹线引入的振铃。
此类滤波器应当使用 0Ω 至 100Ω 范围内的 RIN 和 10pF 和 100pF 之间的 CIN。在示例中，选择 RIN = 51Ω 且 CIN
= 33 pF，转角频率约为 100 MHz。
在选择这些元件时，一定要注意在出色的抗噪性能与传播延迟之间进行权衡。
9.2.2.2 选择外部自举二极管及其串联电阻
每个周期，当低侧晶体管导通时，自举电容器会由 VDD 通过外部自举二极管进行充电。为电容器充电涉及到高峰
值电流，因此自举二极管上的瞬态功率耗散可能会非常大。导通损耗还取决于二极管的正向压降。栅极驱动器电
路中的总损耗包括二极管导通损耗和反向恢复损耗。
选择外部自举二极管时，建议选择高电压、快速恢复二极管或者具有低正向压降和低结电容的 SiC 肖特基二极
管，以更大限度地减少反向恢复和相关接地噪声反弹引入的损耗。本例中，直流链路电压为 800 VDC。自举二极
管的额定电压应该大于直流链路电压并保留充分的裕度。因此，本例中选择了 1200V SiC 二极管 C4D02120E。
设计自举电源时，建议使用自举电阻 RBOOT。自举电阻还可用于降低 DBOOT 中的浪涌电流，并限制每个开关周期
内 VDDA-VSSA 电压的斜升压摆率。
如不能将 VDDx-VSSx 的电压限制在 FET 和 UCC21551x-Q1 的绝对最大额定值以下，在某些情况下可能对器件
造成损坏。
RBOOT 的建议值在 1Ω 和 20Ω 之间，具体取决于所用的二极管。本例中选择了一个 2.2Ω 限流电阻器来限制自举
二极管中的浪涌电流。在最坏的情况下，流经 DBoot 的峰值电流估计为：
VDD - VBDF
RBoot
20V - 2.5V
2.2W
IDBoot pk
=
=
ö 8A
(
)
(2)
其中
VBDF 是 8A 条件下自举二极管上的预计正向压降。
•
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9.2.2.3 栅极驱动器输出电阻器
外部栅极驱动器电阻器 RON/ROFF 用于：
1. 限制寄生电感/电容引起的振铃。
2. 限制高电压/电流开关 dv/dt、di/dt 和体二极管反向恢复引起的振铃。
3. 微调栅极驱动强度，例如峰值灌电流和拉电流，以优化开关损耗。
4. 降低电磁干扰 (EMI)。
如节 8.3.4 中所述，UCC21551x-Q1 具有包含并联 P 沟道 MOSFET 和额外上拉 N 沟道 MOSFET 的上拉结构。
组合的峰值拉电流为 4A。因此，可以使用以下公式来预测峰值拉电流：
≈
∆
«
’
VDD - VBDF
RNMOS ||ROH +RON +RGFET _Int
IOA+ = min 4A,
∆
÷
÷
◊
(3)
(4)
≈
∆
«
’
VDD
IOB+ = min 4A,
∆
÷
÷
RNMOS ||ROH + RON + RGFET _Int
◊
其中
•
•
•
•
VBDF 是 8A 条件下自举二极管上的预计正向压降。
RON：外部导通电阻。
RGFET_INT：功率晶体管内部栅极电阻（参见功率晶体管数据表）。
IO+ = 峰值拉电流 – 4A、栅极驱动器峰值拉电流和基于栅极驱动回路电阻计算出的值之间的最小值。
在本例中：
VDD - VBDF
20V - 0.8V
IOA+
=
=
ö 2.4A
ö 2.5A
RNMOS ||ROH + RON + RGFET _Int 1.47W || 5W + 2.2W + 4.6W
(5)
(6)
VDD
20V
IOB+
=
=
RNMOS ||ROH + RON + RGFET _Int 1.47W || 5W + 2.2W + 4.6W
因此，高侧和低侧峰值拉电流分别为 2.4 A 和 2.5A。同样，可以使用以下公式来计算峰值灌电流：
≈
∆
«
’
VDD - VBDF - VGDF
ROL + ROFF ||RON + RGFET_Int
IOA- = min 6A,
∆
÷
÷
◊
(7)
(8)
≈
∆
«
’
VDD - VGDF
ROL + ROFF ||RON + RGFET _Int
IOB- = min 6A,
∆
÷
÷
◊
其中
•
•
•
ROFF：外部关断电阻；
VGDF：与 ROFF 串联的反向并联二极管的正向压降。本例中的二极管为 MSS1P4。
IO-：峰值灌电流 – 6A、栅极驱动器峰值灌电流和基于栅极驱动回路电阻计算出的值之间的最小值。
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在本例中：
VDD - VBDF - VGDF
ROL + ROFF ||RON + RGFET _Int
20V - 0.8V - 0.75V
0.55W + 0W + 4.6W
IOA-
=
=
ö 3.6A
(9)
VDD - VGDF
20V-0.75V
IOB-=
=
ö 3.7A
ROL + ROFF ||RON + RGFET _Int 0.55W + 0W + 4.6W
(10)
因此，高侧和低侧峰值灌电流分别为 3.6 A 和 3.7 A。
重要的是，估算的峰值电流也受到 PCB 布局和负载电容的影响。栅极驱动器环路中的寄生电感可以减慢峰值栅极
驱动电流并导致过冲和下冲。因此，强烈建议最大限度地缩小栅极驱动器环路。另一方面，当功率晶体管的负载
电容 (CISS) 非常小（通常小于 1 nF）时，峰值拉电流/灌电流取决于环路寄生效应，因为上升和下降时间太短，接
近于寄生振铃周期。
如果不能将 OUTx 电压控制在数据表中的绝对最大额定值以下（包括瞬态），在某些情况下可能对器件造成损
坏。若要减少过多的栅极振铃，建议在 FET 栅极附近放置一个铁氧体磁珠。存在扩展的过冲/下冲时，也可以使用
外部钳位二极管，以便将 OUTx 电压钳位至 VDDx 和 VSSx 电压。
9.2.2.4 栅极至源极电阻器选择
当栅极驱动器输出未上电并处于不确定的状态时，建议使用栅极至源极电阻器 RGS 将栅极下拉至源极电压。此电
阻器还有助于在栅极驱动器能够导通并主动拉至低电平之前，降低米勒电流导致的由 dv/dt 引起的导通风险。该电
阻器通常大小介于 5.1kΩ 和 20kΩ 之间，具体取决于功率器件的 Vth 和 CGD 与 CGS 之比。
9.2.2.5 估算栅极驱动器功率损耗
栅极驱动器子系统中的总损耗 PG 包括 UCC21551x-Q1 (PGD) 的功率损耗和外围电路（如外部栅极驱动电阻器）
中的功率损耗。自举二极管损耗并未包含在 PG 中，本节中也不对其进行讨论。
PGD 是关键功率损耗，它决定了 UCC21551x-Q1 的热安全相关限值，可以通过计算几个分量产生的损耗来对其进
行估算。
第一个分量是静态功率损耗 PGDQ，其中包含驱动器在一定开关频率下工作时的静态功率损耗以及驱动器的自身功
耗。PGDQ 是在给定 VCCI、VDDA/VDDB、开关频率和环境温度下，在无负载连接到 OUTA 和 OUTB 时在工作台
上测量。在本例中，VVCCI = 5V 且 VVDD = 20V。当 INA/INB 以 100kHz 频率从 0V 切换至 3.3V 时，测得每个电
源上的电流 IVCCI = 2.5mA 且 IVDDA = IVDDB = 2.5mA。因此，可以通过以下公式计算 PGDQ
：
P
= V
× I
+ V
× I
+ V
× I
= 112.5mW
(11)
GDQ
VCCI
VCCI
VDDA)
DDA
VDDB
DDB
第二个分量是开关操作损耗 PGDO，此时具有给定的负载电容，驱动器在每个开关周期中对其进行充电和放电。负
载开关产生的总动态损耗 PGSW 可以通过以下公式进行估算：
PGSW = 2 ì VDD ì QG ì fSW
(12)
其中
•
QG 是功率晶体管的栅极电荷。
如果使用分离电源轨进行开启和关闭，则 VDD 将等于正电源轨和负电源轨之间的差值。
因此，在本应用示例中：
PGSW = 2 ì 20V ì 60nC ì100kHz = 240mW
(13)
QG 表示功率晶体管在以 20 A 的电流和 800 V 的电压进行开关时的总栅极电荷，该电荷随测试条件的变化而
变化。输出级上的 UCC21551x-Q1 栅极驱动器损耗 PGDO 是 PGSW 的一部分。如果外部栅极驱动器电阻为
0Ω，则 PGDO 将等于 PGSW，并且所有栅极驱动器损耗都将在 UCC21551x-Q1 内耗散。如果存在外部导通和关
断电阻，则总损耗将分布在栅极驱动器上拉/下拉电阻和外部栅极电阻之间。重要的是，如果拉电流/灌电流未达到
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4 A/6 A 饱和值，则上拉/下拉电阻是线性的固定电阻，然而，如果拉电流/灌电流达到饱和，它将是非线性的。因
此，PGDO 在这两种情形下是不同的。
案例 1 - 线性上拉/下拉电阻器：
≈
’
PGSW
2
ROH ||RNMOS
ROL
PGDO
=
ì
+
∆
∆
«
÷
÷
◊
ROH ||RNMOS +RON +RGFET _Int ROL +ROFF ||RON + RGFET _Int
(14)
在此设计示例中，所有预测的拉电流/灌电流均小于 4A/6A，因此可以使用以下公式来估算 UCC21551x-Q1 栅极
驱动器损耗：
5Ω 1.47Ω
5Ω 1.47Ω + 2.2Ω + 4.6Ω
240mW
0.55Ω
0.55Ω + 0Ω + 4.6Ω
P
=
×
+
≈ 30mW
(15)
GDO
2
案例 2 - 非线性上拉/下拉电阻器：
TR _ Sys
TF_ Sys
»
ÿ
Ÿ
PGDO = 2 ì fSW ì 4A ì
V - V
t dt + 6A ì
VOUTA/B t dt
( )
0
…
( )
(
)
DD
OUTA/B
—
—
…
Ÿ
⁄
0
(16)
其中
•
VOUTA/B(t) 为栅极驱动器 OUTA 和 OUTB 引脚在导通和关断瞬变期间的电压，它可以简化为恒流源（在导通时
为 4A，在关断时为 6A）对负载电容器进行充电或放电。因此，VOUTA/B(t) 波形将是线性的，可以轻松地预测
TR_Sys 和 TF_Sys
。
对于某些情形，如果只有一个上拉或下拉电路饱和，而另一个未饱和，则 PGDO 是案例 1 和案例 2 的组合，基于
上述讨论，可以轻松地确定上拉和下拉的方程。因此，栅极驱动器 UCC21551x-Q1 中的总栅极驱动器损耗 PGD
为：
PGD = P + P
GDQ
GDO
(17)
(18)
在本设计示例中该值等于 142.5mW。
9.2.2.6 估算结温
UCC21551x-Q1 的结温 (TJ) 可通过以下公式估算：
TJ = TC + YJT ´ PGD
其中
•
•
TC 是用热电偶或其他仪器测得的 UCC21551x-Q1 外壳温度，
ΨJT 是结至顶部特征参数。
使用结至顶特征参数 (ΨJT) 代替结至外壳热阻 (RΘJC) 可以极大地提高结温估算的准确性。大多数 IC 的大部分
热能通过封装引线释放到 PCB 中，而只有一小部分的总能量通过外壳顶部（通常在此处进行热电偶测量）释放。
只有在大部分热能通过外壳释放时才能有效地使用 RΘJC 电阻，例如金属封装或在 IC 封装上应用散热器时。在
所有其他情况下，使用 RΘJC 将无法准确地估算真实的结温。ΨJT 是通过假设通过 IC 顶部的能量在测试环境和
应用环境中相似而通过实验得出的。只要遵循建议的布局指南就可以将结温估算精确到几摄氏度内。有关更多信
息，请参阅“半导体和 IC 封装热指标”应用报告。
9.2.2.7 选择 VCCI、VDDA/B 电容器
用于 VCCI、VDDA 和 VDDB 的旁路电容器对于实现可靠的性能至关重要。建议选择具有额定电压、温度系数和
电容差足够的低 ESR 和低 ESL、表面贴装型多层陶瓷电容器 (MLCC)。重要的是，MLCC 上的直流偏置将会影响
实际电容值。例如，当施加 15VDC 的直流偏置时，测得 25V、1µF X7R 电容器的电容仅为 500 nF。
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9.2.2.7.1 选择 VCCI 电容器
连接到 VCCI 的旁路电容器支持初级逻辑所需的瞬态电流以及总电流消耗，后者仅为几 mA。因此，该应用建议使
用 100nF 以上的 50V MLCC。如果偏置电源输出与 VCCI 引脚的距离相对较长，则应使用值大于 1 μF 的钽或电
解电容器与 MLCC 并联放置。
9.2.2.7.2 选择 VDDA（自举）电容器
VDDA 电容器在自举电源配置中也称为自举电容器，用于支持高达 6A 的栅极驱动电流瞬变并需要为功率晶体管维
持稳定的栅极驱动电压。
每个开关周期所需的总电荷可以通过以下公式进行估算：
I
2.5mA)
= 85nC
100kHz
VDD
Q
= Q +
= 60nC +
(19)
Total
G
f
sW
其中
•
•
•
•
QTotal：所需总电荷
QG：功率晶体管的栅极电荷。
IVDD：100 kHz、空载条件下通道自身的电流消耗。
fSW：栅极驱动器的开关频率
因此，所需的 CBoot 绝对最小值如下：
Q
Total
85nC
= 170nF
0.5V
C
=
=
(20)
Boot
∆ V
VDDA
其中
ΔVVDDA 是 VDDA 处的电压纹波，在本例中为 0.5V。
•
在实践中，CBoot 的值要大于计算所得的值。这样便允许存在直流偏置电压导致的电容变化，以及支持功率级原本
会因负载瞬态而跳过一些脉冲的情况。因此，建议在 CBoot 值中包含一定的安全相关裕量，并将该电容器尽可能靠
近 VDD 和 VSS 引脚放置。本例中选择了一个 50V、1 µF 电容器。
CBoot = 1ꢀF
(21)
选择自举电容器时，应注意确保 VDD 至 VSS 的电压不会降至第 7.3 节中所建议的最低工作电平以下。应相应地
调整自举电容器的值，使其可以提供初始电荷来开关功率器件，然后在高侧导通期间持续提供栅极驱动器静态电
流。
如果高侧电源电压降至 UVLO 下降阈值以下，高侧栅极驱动器输出将关断并会关闭功率器件。如果以不受控的方
式硬开关功率器件，则会导致驱动器输出端出现高 di/dt 和高 dv/dt 瞬态，并可能对器件造成损坏。
若要进一步降低宽频率范围内的交流阻抗，建议靠近 VDDx - VSSx 引脚放置具有低 ESL/ESR 的旁路电容器。本
例中将一个 100 nF、X7R 陶瓷电容器与 CBoot 并联来优化瞬态性能。
备注
过大的 CBOOT 并不总是可取的。在前几个周期内，CBOOT 可能并不会充电，而 VBOOT 会保持在 UVLO
以下。因此，高侧 FET 并不会跟随输入信号命令。另外在初始 CBOOT 充电周期期间，自举二极管具有
最高的反向恢复电流和损耗。
9.2.2.7.3 选择 VDDB 电容器
通道 B 具有与通道 A 相同的电流要求，因此需要 VDDB 电容器（在图 9-1 中显示为 CVDD）。在这个采用自举配
置的示例中，VDDB 电容器还通过自举二极管为 VDDA 供电。这里为 CVDD 选择了一个 50V、10 μF MLCC 和一
个 50V、220 nF MLCC。如果偏置电源输出与 VDDB 引脚的距离相对较长，则应使用值大于 10μF 且与 CVDD 并
联的钽或电解电容器。
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9.2.2.8 死区时间设置指南
对于采用半桥的电源转换器拓扑，顶部和底部晶体管之间的死区时间设置有助于防止在动态开关期间发生击穿。
电气表中的 UCC21551x-Q1 死区时间规格定义为从一个通道下降沿的 90% 到另一个通道上升沿的 10% 的时间间
隔（请参阅图 7-4）。此定义可确保死区时间设置与负载条件无关，并通过制造测试确保线性度。但是，该死区时
间设置可能不会反映功率转换器系统中的死区时间，因为死区时间设置取决于外部栅极驱动接通/关断电阻器、直
流链路开关电压/电流以及负载晶体管的输入电容。
以下是有关如何为 UCC21551x-Q1 选择合适死区时间的建议：
DTSetting = DTReq + TF_Sys + TR_Sys - TD on
(22)
其中
•
•
•
•
•
DTsetting：UCC21551x-Q1 死区时间设置（单位为 ns），DTSetting = 8.6 × RDT（单位为 kΩ）+ 13。
DTReq：具有足够裕度或 ZVS 要求的顶部和底部开关的实际 VGS 信号之间的系统所需死区时间。
TF_Sys：在负载、电压/电流条件最坏的情况下，系统内栅极关断下降时间。
TR_Sys：在负载、电压/电流条件最坏的情况下，系统内栅极导通上升时间。
TD(on)：导通延迟时间，从晶体管栅极信号的 10% 到功率晶体管栅极阈值。
应注意，UCC21551x-Q1 死区时间设置由 DT 引脚配置决定（请参阅 节 8.4.2），它无法根据系统条件自动微调
死区时间。
9.2.2.9 具有输出级负偏置的应用电路
当非理想 PCB 布局和较长的封装引线（例如 TO-220 和 TO-247 型封装）引入寄生电感时，功率晶体管的栅极源
驱动电压在高 di/dt 和 dv/dt 开关期间可能会出现振铃。如果振铃超过阈值电压，就有意外导通甚至发生击穿的风
险。在栅极驱动上施加负偏置是一种可以将振玲保持在阈值以下的常用方法。下面是实现负栅极驱动偏置的几个
例子。
图 9-2 展示了通过在隔离式电源输出级使用齐纳二极管来在通道 A 驱动器上生成负偏置关断的第一个例子。负偏
置由齐纳二极管电压设置。如果隔离式电源 VA 等于 25 V，则关断电压为 –5.1V，导通电压为 25 V – 5.1V ≈ 20
V。通道 B 驱动器电路与通道 A 的相同，因此该配置需要两个用于半桥配置的电源，并且 RZ 上存在稳态功耗。
HV DC-Link
VDDA
ROFF
16
1
CA1
+
VA
œ
CIN
RZ
25 V
RON
OUTA
VSSA
15
14
2
3
4
5
6
8
CA2
VZ = 5.1 V
SW
Functional
Isolation
VDDB
11
10
9
OUTB
VSSB
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图 9-2. 利用 ISO 偏置电源输出上的齐纳二极管生成负偏置
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图 9-3 展示了采用两个电源（或单输入双输出电源）的另一个例子。电源 VA+ 决定正驱动输出电压，而 VA– 决定
负关断电压。通道 B 的配置与通道 A 的相同。此解决方案所需的电源数量要比第一个例子中的多，不过它在设置
正负电源轨电压时提供了更大的灵活性。
HV DC-Link
VDDA
ROFF
RON
16
15
1
2
3
4
5
6
8
CA1
+
VA+
œ
OUTA
CIN
CA2
+
VA-
œ
VSSA
VDDB
14
Functional
Isolation
SW
11
10
9
OUTB
VSSB
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图 9-3. 利用两个 LSO 偏置电源生成负偏置
如图 9-4 所示，最后一个例子是单电源配置，并通过栅极驱动环路中的齐纳二极管来生成负偏置。此解决方案的
优势是，它仅使用一个电源，并且自举电源可用于高侧驱动。在这三种解决方案中，此设计的成本最低，所需设
计工作量也最少。不过，此解决方案有以下局限性：
1. 负栅极驱动偏置不仅由齐纳二极管决定，而且还由占空比决定，这意味着负偏置电压会随着占空比的变化而变
化。因此，在此解决方案中，使用变频谐振转换器或相移转换器等具有固定占空比（约 50%）的转换比较有
利。
2. 高侧 VDDA-VSSA 必须维持足够的电压来保持在建议的电源电压范围内，这意味着低侧开关必须导通或在体
（或反向并联）二极管上存在续流电流，以便在每个开关周期的特定时期内刷新自举电容器。因此，除非像其
他两个示例电路那样，高侧也使用专用电源，否则高侧无法实现 100% 占空比。
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VDD
RBOOT
HV DC-Link
VDDA
CZ
VZ
ROFF
RON
16
15
14
1
2
3
OUTA
VSSA
CIN
CBOOT
RGS
SW
Functional
Isolation
4
5
6
8
VDD
VDDB
CZ
VZ
ROFF
RON
11
10
9
OUTB
VSSB
CVDD
RGS
VSS
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图 9-4. 使用单电源和栅极驱动路径上的齐纳二极管产生负偏置
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9.2.3 应用曲线
图 9-5 展示了以下条件下图 9-1 所示设计示例的基准测试波形：VCC = 5V、VDD = 20V、fSW = 100kHz 且
VDC-Link = 0V。
通道 1（黄色）： UCC21551x-Q1 INA 引脚信号。
通道 2（蓝色）： UCC21551x-Q1 INB 引脚信号。
通道 3（粉色）：高侧功率晶体管上的栅极源信号。
通道 4（绿色）：低侧功率晶体管上的栅极源信号。
图 9-5. INA/B 和 OUTA/B 的基准测试波形
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10 电源相关建议
UCC21551x-Q1 的建议输入电压 (VCCI) 介于 2.7V 和 5.5V 之间。输出辅助电源电压 (VDDA/VDDB) 范围取决
于所使用的 UCC21551x-Q1 版本。该偏置电源范围的下限由各器件的内部欠压锁定 (UVLO) 保护功能决定。VDD
和 VCCI 不得低于其各自的 UVLO 阈值（更多有关 UVLO 的信息，请参阅节 8.3.1）。VDDA/VDDB 范围的上限
取决于由 UCC21551x-Q1 驱动的功率器件的最大栅极电压，建议的最大 VDDA/VDDB 为 25V。
应当在 VDD 和 VSS 引脚之间放置一个本地旁路电容器。该电容器应尽量靠近器件放置。建议使用低 ESR 的陶
瓷表面贴装电容器。进一步建议并联放置两个这样的电容器：其中一个的值约为 10μF，用于器件偏置；另一个为
≤100nF 电容器，用于高频滤波。
同样地，还应在 VCCI 和 GND 引脚之间放置一个旁路电容器。假设 UCC21551x-Q1 输入侧逻辑电路汲取的电流
很小，那么该旁路电容器可以使用 100nF 的建议最小值。
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11 布局
11.1 布局指南
必须密切关注 PCB 布局，以便实现 UCC21551x-Q1 的出色性能。下面是一些要点。
元件放置：
•
必须在 VCCI 和 GND 引脚之间以及 VDD 和 VSS 引脚之间靠近器件的位置连接低 ESR 和低 ESL 电容器，以
在外部功率晶体管导通时支持高峰值电流。
•
为了避免开关节点 VSSA (HS) 引脚上产生较大的负瞬态，必须尽可能减小顶部晶体管源极和底部晶体管源极
之间的寄生电感。
•
•
建议将死区时间设置电阻 RDT 及其旁路电容靠近 UCC21551x-Q1 的 DT 引脚放置。
建议在连接到远距离 µC 时，在靠近 EN 引脚处放置约 1nF 的低 ESR/ESL 电容器 CEN 进行旁路。
接地注意事项：
•
务必要将对晶体管栅极充电和放电的高峰值电流限制在最小的物理环路区域内。这样将会降低环路电感，并最
大限度地减少晶体管栅极端子上的噪声。栅极驱动器必须尽可能靠近晶体管放置。
注意高电流路径，其中包含自举电容器、自举二极管、局部接地参考旁路电容器和低侧晶体管体二极管/反并联
二极管。自举电容器由 VDD 旁路电容器通过自举二极管逐周期进行重新充电。这种重新充电行为发生在较
短的时间间隔内，需要高峰值电流。最大程度地减小印刷电路板上的环路长度和面积对于确保可靠运行至关重
要。
•
高电压注意事项：
•
为确保初级侧和次级侧之间的隔离性能，请避免在驱动器器件下方放置任何 PCB 迹线或铜。建议使用 PCB 切
口，以防止可能影响 UCC21551x-Q1 隔离性能的污染。
对于半桥或高侧/低侧配置（其中通道 A 和通道 B 驱动器可在高达 1500VDC 的直流链路电压下运行），应尝试
增加高侧和低侧 PCB 布线之间 PCB 布局的爬电距离。
•
散热注意事项：
•
如果驱动电压较高，负载较重或开关频率较高，那么 UCC21551x-Q1 可能会耗散较大的功率（有关更多详细
信息，请参阅节 9.2.2.5）。适当的 PCB 布局有助于将器件产生的热量散发到 PCB，并最大限度地降低结到电
路板的热阻抗 (θJB)。
•
•
建议增加连接到 VDDA、VDDB、VSSA 和 VSSB 引脚的 PCB 覆铜，并优先考虑最大限度地增加到 VSSA 和
VSSB 的连接（请参阅图 11-2 和图 11-3）。不过，必须考虑前面提及的高电压 PCB 注意事项。
如果系统有多个层，则还建议通过大小适当的通孔将 VDDA、VDDB、VSSA 和 VSSB 引脚连接到内部接地平
面或电源平面。不过，请记住，不应重叠来自不同高电压平面的迹线/铜。
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11.2 布局示例
图 11-1 显示了一个 2 层 PCB 布局示例，其中标记了信号和主要元件。
图 11-1. 布局示例
图 11-2 和图 11-3 展示了顶层和底层迹线和覆铜。
备注
初级侧和次级侧之间没有 PCB 迹线或覆铜，从而确保了隔离性能。
增加输出级中高侧和低侧栅极驱动器之间的 PCB 迹线，以最大限度地增加高压运行时的爬电距离，这样，也会
最大限度地减少由于寄生电容耦合在开关节点 VSSA (SW)（可能存在高 dv/dt）和低侧栅极驱动器之间导致的串
扰。
图 11-3. 底层迹线和覆铜
图 11-2. 顶层迹线和覆铜
图 11-4 和图 11-5 分别是 3D 布局的俯视图和仰视图。
备注
PCB 切口位置介于初级侧和次级侧之间，这可以确保隔离性能。
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图 11-4. 3D PCB 俯视图
图 11-5. 3D PCB 底视图
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12 器件和文档支持
12.1 器件支持
12.1.1 第三方产品免责声明
TI 发布的与第三方产品或服务有关的信息，不能构成与此类产品或服务或保修的适用性有关的认可，不能构成此
类产品或服务单独或与任何 TI 产品或服务一起的表示或认可。
12.2 文档支持
12.2.1 相关文档
请参阅以下相关文档：
•
•
“半导体和 IC 封装热指标”应用报告
隔离相关术语
12.3 认证
UL 在线认证目录，“FPPT2.E181974 非光学隔离器件 - 组件”证书编号： 20160516-E181974，
VDE Pruf- und Zertifizierungsinstitut Certification，工厂监督合格证书
CQC 在线认证目录，“GB4943.1-2011 数字隔离器证书”，证书编号：CQC16001155011
CSA 在线认证目录，“CSA 合格证书”证书编号：70097761，主合同编号：220991
12.4 接收文档更新通知
若要接收文档更新通知，请导航至 ti.com.cn 上的器件产品文件夹。点击右上角的提醒我 进行注册，即可每周接收
产品信息更改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
12.5 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅 TI
的《使用条款》。
12.6 商标
TI E2E™ is a trademark of Texas Instruments.
所有商标均为其各自所有者的财产。
12.7 静电放电警告
静电放电 (ESD) 会损坏这个集成电路。德州仪器 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
12.8 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
13 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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9-Jul-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
PUCC21551CQDWKQ1
PUCC21551CQDWKRQ1
PUCC21551DQDWKRQ1
ACTIVE
ACTIVE
ACTIVE
SOIC
SOIC
SOIC
DWK
DWK
DWK
14
14
14
40
TBD
TBD
TBD
Call TI
Call TI
Call TI
Call TI
-40 to 150
Samples
Samples
Samples
2000
2000
Call TI
Call TI
-40 to 150
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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9-Jul-2023
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE OUTLINE
DWK0014A
SOIC - 2.65 mm max height
S
C
A
L
E
1
.
5
0
0
SMALL OUTLINE INTEGRATED CIRCUIT
C
10.63
9.97
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
11X 1.27
16
1
2X
10.5
10.1
NOTE 3
8.89
8
9
0.51
0.31
14X
7.6
7.4
B
2.65 MAX
0.25
C A
B
NOTE 4
0.33
0.10
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.3
0.1
0 - 8
1.27
0.40
DETAIL A
TYPICAL
(1.4)
4224374/A 06/2018
NOTES:
1. All linear dimensions are in millimeters. Dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm, per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm, per side.
5. Reference JEDEC registration MS-013.
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EXAMPLE BOARD LAYOUT
DWK0014A
SOIC - 2.65 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
SYMM
SYMM
14X (2)
1
14X (1.65)
SEE
DETAILS
SEE
DETAILS
1
16
16
14X (0.6)
14X (0.6)
SYMM
SYMM
11X (1.27)
11X (1.27)
R0.05 TYP
9
8
9
8
R0.05 TYP
(9.75)
(9.3)
HV / ISOLATION OPTION
8.1 mm CLEARANCE/CREEPAGE
IPC-7351 NOMINAL
7.3 mm CLEARANCE/CREEPAGE
LAND PATTERN EXAMPLE
SCALE:4X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL
METAL
0.07 MAX
ALL AROUND
0.07 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4224374/A 06/2018
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DWK0014A
SOIC - 2.65 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
SYMM
SYMM
14X (1.65)
14X (2)
1
1
16
16
14X (0.6)
14X (0.6)
SYMM
SYMM
11X (1.27)
11X (1.27)
8
9
8
9
R0.05 TYP
R0.05 TYP
(9.75)
(9.3)
HV / ISOLATION OPTION
8.1 mm CLEARANCE/CREEPAGE
IPC-7351 NOMINAL
7.3 mm CLEARANCE/CREEPAGE
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:4X
4224374/A 06/2018
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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