FAN73933MX [ONSEMI]
625 V、3.3/5 V 输入逻辑兼容、2.5/2.5 A 灌电流/源电流，包含可变 DT 控制的半桥式栅极驱动 IC;
| 型号： | FAN73933MX |
| 厂家： | 
ONSEMI |
| 描述： | 625 V、3.3/5 V 输入逻辑兼容、2.5/2.5 A 灌电流/源电流，包含可变 DT 控制的半桥式栅极驱动 IC PC 栅极驱动 光电二极管 接口集成电路 |
| 文件： | 总19页 (文件大小：2286K) |
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2013 年 10 月
FAN73933
半桥栅极驱动 IC
特性
说明
浮动通道可实现高达 +600V 的自举运行
2.5A/2.5A 的典型源电流 / 灌电流驱动能力
FAN73933 是一款具有关断和可编程死区控制功能的半桥
栅极驱动 IC，可驱动工作电压高达 +600V 的高速
MOSFET 和绝缘栅双极型晶体管 (IGBT)。它具有缓冲输
出级，且所有 NMOS 晶体管设计为具有高脉冲电流驱动
能力和最低减少交叠导通。
将容许负 VS 摆幅扩展至 -9.8V，用于 VBS=15V 时的信
号传播
输出与输入信号同相
飞兆半导体的高压工艺和共模噪声消除技术，即使在较高
dv/dt 噪声环境中，也能够保证高侧驱动器工作稳定。先
进的电平转换电路，能使高侧栅极驱动器的工作电压在
兼容 3.3V 和 5V 逻辑输入电平
适用于两个通道的匹配传播延迟
两个通道均内置欠压闭锁 (UVLO) 功能
内置共模 dv/dt 噪声消除电路
可编程死区时间控制功能
V
BS=15V 时 VS 达到 -9.8V （典型值）。
UVLO 电路可防止驱动电路当 VDD 和 VBS 低于指定的阈
值电压时发生故障。
RDT=0Ω 时，内部最小死区时间为 220ns
高电流和低输出压降的特性，使得该器件适合于不同的半
桥和全桥逆变器、电机驱动逆变器、开关电源、感应加热，
以及大功率 DC-DC 转换器等应用。
应用
高速功率 MOSFET 和 IGBT 栅极驱动器
感应加热
14-SOP
大功率 DC-DC 转换器
同步降压转换器
电机驱动逆变器
订购信息
Eco
状态
器件编号
封装
工作温度范围
包装方法
FAN73933M
14 引脚小外形集成电路 (SOIC)、
非 JEDEC、 150 英寸窄体、
225SOP
塑料管
RoHS
-40°C 至 +125°C
FAN73933MX
卷带和卷盘
对于飞兆公司的 Eco 状态定义，请访问：http://www.fairchildsemi.com/company/green/rohs_green.html.
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应用电路图
Up to 600V
+15V
RBOOT DBOOT
FAN73933
Controller
HIN
LIN
HIN
LIN
VSS
DT
1
2
3
4
5
6
7
NC 14
13
R1
VB
HO 12
VS 11
R2
CBOOT
RDT
Load
10
9
COM
LO
NC
NC
NC
R3
VDD
8
R4
图 1. 典型应用电路
内部框图
13
12
VB
UVLO
HO
R
R
HS(ON/OFF)
HIN
LIN
1
2
NOISE
CANCELLER
S
Q
250K
11
7
VS
SCHMITT
TRIGGER INPUT
VDD
SHOOT THOUGH
PREVENTION
250K
UVLO
RDTINT
VSS/COM
LEVEL
SHIFT
DELAY
DEAD-TIME
{ DTMIN=220ns }
DT
4
3
6
5
LS(ON/OFF)
LO
VSS
COM
Pin 8, 9, 10 and 14 are no connection
图 2. 功能框图
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2
引脚布局
HIN
1
2
3
4
5
6
7
14 NC
13 VB
12 HO
11 VS
10 NC
LIN
VSS
DT
COM
LO
9
8
NC
NC
VDD
图 3. 引脚布局 （顶视图）
引脚定义
引脚号
名称
HIN
LIN
VSS
DT
说明
1
2
高侧栅极驱动器输出的逻辑输入
低侧栅极驱动器输出的逻辑输入
3
逻辑地
4
外接电阻进行死区控制 （参考 VSS
）
5
COM
LO
接地
6
低侧栅极驱动输出
电源电压
无连接
7
VDD
NC
NC
NC
VS
8
9
无连接
10
11
12
13
14
无连接
高压浮地
高侧驱动输出
高侧浮动电源
无连接
HO
VB
NC
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3
绝对最大额定值
应力超过绝对最大额定值，可能会损坏器件。在超出推荐的工作条件的情况下，该器件可能无法正常工作，所以不建议
让器件在这些条件下长期工作。此外，在远高于推荐的工作条件下工作，会影响器件的可靠性。绝对最大额定值仅是应
力规格值。除非另有说明， TA=25°C。
符号
VB
特性
最小值
-0.3
最大值
625.0
VB+0.3
VB+0.3
VDD+0.3
25.0
单位
V
高侧浮动电源电压
高侧浮动偏置电压
高侧浮动输出电压
低侧输出电压
VS
VB-25.0
VS-0.3
-0.3
V
VHO
VLO
VDD
VIN
V
V
-0.3
V
低侧和固定逻辑电源电压
逻辑输入电压 (HIN, LIN)
可编程死区时间引脚电压
逻辑地
-0.3
VDD+0.3
VDD+0.3
VDD+0.3
± 50
V
DT
-0.3
V
VSS
dVS/dt
PD
VDD-25
V
V/ns
W
允许的偏置电压变化速率
功率耗散 (1, 2, 3)
热阻
1
θJA
110
°C/W
°C
°C
TJ
+150
结温
TSTG
-55
+150
存储温度
注意：
1
2
安装到 76.2 x 114.3 x 1.6mm PCB 板 (FR-4 环氧玻璃材料 )。
参照下列标准：
JESD51-2：集成电路热测试方法环境条件 – 自然通风；
JESD51-3：含铅表面贴装封装的低有效导热系数测试板。
3
在任何情况下，都不要超过 PD。
推荐工作条件
推荐的操作条件表定义了器件的真实工作条件。指定推荐的工作条件，以确保器件的最佳性能达到数据表中的规格。
飞兆不建议超出额定或依照绝对最大额定值进行设计。
符号
VB
参数
最小值
VS+10
6-VDD
VS
最大值
VS+20
600
单位
V
高侧浮动电源电压
高侧浮动电源偏置电压
高侧输出电压
VS
V
VHO
VDD
VLO
VIN
DT
VB
V
10
20
V
低侧和固定逻辑电源电压
低侧输出电压
COM
VSS
VDD
VDD
VDD
+5
V
V
逻辑输入电压 (HIN, LIN)
可编程死区时间引脚电压
逻辑地
VSS
V
VSS
TA
-5
V
-40
+125
°C
工作环境温度
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4
电气特性
VBIAS(VDD, VBS)=15.0V, VSS=COM=0V, DT=VSS 且 TA = 25°C，除非另有说明参数 VIN 和 IIN 以 o VSS/COM 为参考，
并适用于相应的输入引脚：HIN 和 LIN。参数 VO 和 IO 以 COM 为参考，并适用于相应的输出引脚：HO 和 LO。
符号
电源部分
IQDD
特性
测试条件
最小值 典型值 最大值 单位
0.9
50
1.5
100
1.9
800
10
mA
μA
mA
μA
μA
VIN=0V 或 5V
VDD 电源静态电流
VBS 静态电源电流
VDD 电源工作电流
VBS 电源静态电流
偏置漏电流
IQBS
IPDD
IPBS
ILK
VIN=0V 或 5V
fIN=20KHz，无负载
CL=1nF, fIN=20KHz, rms
VB=VS=600V
1.3
450
自举电源部分
VDDUV+
VBSUV+
V
DD 和 VBS 电源欠压正向 （电压从高到低）
VIN=0V, VDD=VBS=Sweep
VIN=0V, VDD=VBS=Sweep
VIN=0V, VDD=VBS=Sweep
8.0
7.4
9.0
8.4
0.6
10
V
V
V
阈值电压
DD 和 VBS 电源欠压负向 （电压从低到高）
阈值电压
VDDUV-
VBSUV-
V
9.4
V
DDUVH
VDD 和 VBS 电源欠压锁定滞回电压回差
VBSUVH
输入逻辑部分
逻辑 “1” 输入电压适用于 HO，逻辑 “0” 适用
于 LO
VIH
VIL
2.5
V
V
逻辑 “0” 输入电压适用于 HO，逻辑 “1” 适用
于 LO
0.8
VIN=5V
VIN=0V
IIN+
IIN-
RIN
20
50
2
μA
μA
KΩ
逻辑输入高偏置电流
逻辑输入低偏置电流
逻辑输入下拉电阻
100
250
栅级驱动输出部分
VOH
VOL
1.5
V
高电平输出电压 (VBIAS - VO)
无负载
无负载
100
mV
低电平输出电压
VHO=0V, VIN=5V, PW
≤10µs
输出高电平短路脉冲电流 (4)
输出低电平短路脉冲电流 (4)
IO+
IO-
VS
2.0
2.0
2.5
2.5
A
A
V
VHO=15V,VIN=0V, PW
≤10µs
允许的做为输入信号传播到 HO 的 VS 负电
压
-9.8
-7.0
注：
4. 这些参数由设计者确定。
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5
动态电气特性
VBIAS(VDD, VBS)=15.0V, VSS=COM=0V, CL=1000pF, DT=VSS 且 TA=25°C，除非另有说明。
符号
tON
参数
工作条件
VS=0V, RDT=0Ω
VS=0V
最小值 典型值 最大值 单位
导通传播延时 (5)
关断传播延时
160
160
0
230
230
50
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
tOFF
MtON
MtOFF
tR
延时匹配， HO 与 LO 导通
延时匹配， HO 与 LO 关断
开通上升时间
0
50
VS=0V
40
20
220
500
0
60
tF
VS=0V
35
关断下降时间
RDT=0Ω
RDT=300KΩ
170
400
270
600
50
死区时间：LO 关断至 HO 导通，以及
HO 关断至 LO 导通
DT
RDT=0Ω
MDT
死区时间匹配 =|DTLO-HO - DTHO-LO
|
RDT=300KΩ
0
100
注：
5
导通传播延时不包括死区时间
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6
典型特性
230
210
190
170
150
130
110
90
230
210
190
170
150
130
110
High-Side
Low-Side
High-Side
Low-Side
90
-40
-40
-20
0
20
40
60
80
100
120
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 4. 导通传播延时与温度的关系
图 5. 关断传播延时与温度的关系
60
50
40
30
20
10
High-Side
Low-Side
High-Side
Low-Side
30
20
10
0
0
-40
-40
-20
0
20
40
60
80
100
120
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 6. 导通上升时间与温度的关系
图 7. 关断下降时间与温度的关系
300
250
200
50
25
0
-25
DT1
DT2
(RDT=0Ω)
(RDT=0Ω)
150
-40
-50
-40
-20
0
20
40
60
80
100 120
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 8. 死区时间 (RDT=0W) 与温度的关系
图 9. 死区时间匹配 (RDT=0W)
与温度的关系
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典型特性 （续）
50
40
30
20
10
0
600
575
550
525
500
475
450
425
400
DT1
DT2
(RDT=300KΩ)
(RDT=300KΩ)
80 100 120
-40
-20
0
20
40
60
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 10. 死区时间 (RDT=300KW) 与温度的关系
图 11. 死区时间匹配 (RDT=300KW)
与温度的关系
50
40
30
20
10
0
600
500
400
300
200
100
-10
-20
MTON
MTOFF
(RDT=0Ω)
-30
-40
-50
-40
-20
0
20
40
60
80
100
120
0
50
100
150
200
250
300
Temperature [°C]
RDT [KΩ]
图 12. 延迟匹配与温度的关系
图 13. 死区时间与 RDT
100
80
60
40
20
0
1500
1300
1100
900
700
500
300
-40
-40
-20
0
20
40
60
80
100
120
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 14. 静态 VDD 电源电流与温度的关系
图 15. 静态 VBS 电源电流与温度的关系
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8
典型特性 （续）
800
700
600
500
400
300
200
100
1900
1700
1500
1300
1100
900
700
-40
-40
-20
0
20
40
60
80
100
120
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 16. 工作时 VDD 电源电流与温度的关系
图 17. 工作时 VBS 电源电流与温度的关系
10.0
9.5
9.0
8.5
8.0
7.5
9.5
9.0
8.5
8.0
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 18.VDD UVLO+ 与温度的关系
图 19.VDD UVLO- 与温度的关系
9.5
9.0
8.5
8.0
7.5
10.0
9.5
9.0
8.5
8.0
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 20.VBS UVLO+ 与温度的关系
图 21.VBS UVLO- 与温度的关系
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9
典型特性 （续）
0.4
0.2
2.0
1.5
1.0
0.5
0.0
High-Side
Low-Side
High-Side
Low-Side
0.0
-0.2
-0.4
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 22. 高电平输出电压与温度的关系
图 23. 低电平输出电压与温度的关系
3.0
2.5
2.0
1.5
1.0
3.0
2.5
2.0
1.5
1.0
High-Side
Low-Side
High-Side
Low-Side
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 24. 逻辑高电平输入电压与温度的关系
图 25. 逻辑低电平输入电压与温度的关系
-7
-8
50
40
30
20
10
0
High-Side
Low-Side
-9
-10
-11
-12
-13
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature [°C]
Temperature [°C]
图 26. 逻辑输入高电平偏置电流与温度的关系
图 27. 容许的负 VS 电压与温度的关系
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10
典型特性 （续）
230
210
190
170
150
130
110
90
230
210
190
170
150
130
110
90
High-Side
Low-Side
High-Side
Low-Side
10
12
14
16
18
20
10
12
14
16
18
20
Supply Voltage [V]
Supply Voltage [V]
图 28. 导通传播延迟与电源电压的关系
图 29. 关断传播延迟与电源电压的关系
60
50
40
30
20
10
0
35
30
25
20
15
10
5
High-Side
Low-Side
High-Side
Low-Side
0
10
10
12
14
16
18
20
12
14
16
18
20
Supply Voltage [V]
Supply Voltage [V]
图 30. 导通上升时间与电源电压的关系
图 31. 关断下降时间
与电源电压的关系
100
80
60
40
20
0
1500
1300
1100
900
700
500
300
10
12
14
16
18
20
10
12
14
16
18
20
Supply Voltage [V]
Supply Voltage [V]
图 32. 静态 VDD 电源电流与电源电压的关系
图 33. 静态 VBS 电源电流与电源电压的关系
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典型特性 （续）
0.4
0.2
2.0
1.5
1.0
0.5
0.0
High-Side
Low-Side
High-Side
Low-Side
0.0
-0.2
-0.4
10
12
14
16
18
20
10
12
14
16
18
20
Supply Voltage [V]
Supply Voltage [V]
图 34. 高电平输出电压与电源电压的关系
图 35. 低电平输出电压
与电源电压的关系
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开关时间定义
HIN
HIN
LIN
1
2
3
4
5
6
7
NC 14
VB 13
+15V
HO
LIN
VSS
DT
HO
VS
12
11
1nF
100nF
10μF
COM
LO
NC 10
NC
NC
LO
9
8
1nF
VDD
+15V
10μF
100nF
图 36. 开关时间测试电路
LIN
HIN
LO
Shoot Though
Prevent
Shoot Though
Prevent
HO
DT
DT
DT
DT
图 37. 输入 / 输出时序图
LIN
50%
50%
50%
More than dead-time
50%
More than dead-time
50%
HIN
tOFF
tOFF
90%
90%
tON
LO
HO
10%
tOFF
90%
tON
10%
图 38. 开关时间波形定义
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应用信息
瞬变 V 负电压
S
自举式电路具有简单和低成本的优点，但是，它也有一些
局限。此电路的最大难题是，在半桥应用中，高侧的开关
器件关断时在其发射极存在负电压。
图 41. 和图 42. 显示了同一逆变桥中，高侧开关 Q1 和低
侧续流二极管 D3 间的负载电流换流。逆变电路中从裸片
引脚绑定到 PCB 走线的寄生电感对于每个 IGBT 的 就是
LC 和 LE。当高侧开关 Q1 和低侧开关 Q4 导通时，由于
负载电流从 Q1 流向 Q4， VS1 节点电压低于 DC+ 电压
（跟电路的电源开关和寄生电感相关的电压降有关）如图
图 41. 所示；当高侧开关 Q1 关断而 Q4 仍然导通时，由
于 VS1 连有感性负载，负载电流通过低侧续流二极管 D3
续流，如图图 42. 所示。电流从地 （连接至栅极驱动器的
COM 引脚）流向负载，且负电压出现在高侧开关器件的
发射极。
如果高侧开关 Q1 关断，同时负载电流流向电感负载；从
高侧开关 Q1 至二极管 D3 （与同一逆变器桥的低侧开关
并联）出现电流转移。然后，负电压出现在高侧开关器件
的发射极，在续流二极管开始箝位前，负载电流突然流向
低侧续流二极管 D3，如图 39. 所示：
DC+ Bus
Q2
Q1
D1
D2
在此情况下，栅极驱动器的 COM 引脚电势高于 VS 引脚，
因为电压降与续流二级管 D3、寄生元件 LC3 和 LE3 相关。
iLOAD
ifreewheeling
DC+ Bus
VS1
Q3
VS2
Q4
Load
LC1
Q1
VLC1
LC2
Q2
D1
D2
iLOAD
D3
D4
ifreewheeling
LE1
VS1
LC3
Q3
VLE1
LE2
VS2
Load
VLC4
LC4
Q4
图 39. 半桥应用电路
D3
D4
此负电压给栅极驱动器输出时带来麻烦。很可能产生自举
电容过压的情况，输入信号丢失以及闭锁问题，因为它直
接影响栅极驱动器的电源 VS 引脚，如图图 40. 所示。此
负尖峰电压称为 “ 瞬变 VS 负电压 ”。
LE3
VLE4
LE4
图 41. Q1 和 Q4 导通
DC+ Bus
Q1
LC1
Q1
GND
LC2
Q2
D1
D2
iLOAD
ifreewheeling
LE1
VS1
LC3
Q3
LE2
VS2
VS
Load
VLC3
LC4
Q4
VLC4
GND
Freewheeling
D3
D4
LE3
VLE3
LE4
VLE4
图 40.Q1 关断期间的 VS 波形
图 42.Q1 关断且 D3 导通
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FAN73933 具有负极性 VS 瞬变性能曲线，如图 43. 所示
元件布置
建议选择如下所示元件：
在 VDD 和 VSS 引脚之间放置旁路电容。1µF 陶瓷电容
适用于大多数应用。此元件应尽可能靠近引脚放置，
以减少寄生元件。
-100
-90
-80
-70
-60
-50
-40
-30
-20
-10
0
VDD和 COM之间的旁路电容同时支持低侧驱动器和自
举电容的再充电。建议该电容值至少是自举电容的十
倍以上。
在量化自举阻抗和初次自举充电时的电流时，必须考
虑自举电阻 RBOOT。如果电阻需要与自举二极管并
联，请确认 VB 不会下降至低于 COM （接地）。通常
建议采用 5 ~ 10Ω，这可增加 VBS 时间常量。如果自
举电阻和二极管间的电压降太大或电路拓扑不能提供
足够的充电时间，我们可以使用一个快速恢复或超快
恢复二极管。
自举电容 CBOOT 使用一个低 ESR 电容，比如陶瓷电
容。
0
100 200 300 400 500 600 700 800 900 1000
Pulse Width [ns]
强烈建议如下布置元件：
布置元件连接到浮动电压引脚 (VB和 VS) ，靠近器件和
FAN73933 各自的高压部分。此封装中的 NC （非连
接）引脚应最大化高压和低压引脚之间的距离，如
(see 图 3.) 所示。
图 43. 瞬变 VS 负电压特性
即使所示 FAN73933 能够处理这些负极性 VS 瞬变情况，
仍然强烈建议电路设计人员通过谨慎处理电路板布局，最
大限度地减小寄生参数，从而尽可能限制该 瞬变 VS 负电
压。负性 VS 电压的振幅与开关器件的寄生电感、关断速
度、 di/dt 成正比。
旁路电容和栅极电阻的布局和布线，应尽可能靠近栅
极驱动 IC。
使自举二极管 DBOOT 尽可能靠近自举电容 CBOOT
。
自举二极管必须使用有较低的正向压降和开关时间很
快的的快恢或超快恢复二极管。
一般准则
印刷电路板布局
为了最大限度地减少寄生元件，建议如下电路板布局：
开关之间的走线没有回路或偏差。
避免互连链路。它会显著增加电感。
降低封装体距离 PCB 板的高度，以减少引脚电感效应。
考虑所有功率开关的配合放置，以减少走线长度。
为了最大限度地减少噪声耦合，接地层不应置于高压
浮置侧下方或附近。
为了减少 EM 耦合及改善电源开关导通 / 关断性能，必
须尽可能减少栅极驱动环路。
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物理尺寸
8.76
8.36
0.65
A
B
7.62
14
8
5.60
4.15
3.75
6.00
B
1.70
B
#1
1.27
#1
7
PIN ONE
INDICATOR
0.51
0.36
1.27
(0.27)
TOP VIEW
0.20
C B A
LAND PATTERN RECOMMENDATION
SEE DETAIL A
1.80 MAX
1.65
1.45
(R0.20)
0.30
0.15
C
B
0.05MIN
1.27
SIDE VIEW
END VIEW
0.10 MAX C
8°
GAGE
NOTES:
PLANE
A) THIS DRAWING COMPLIES WITH JEDEC MS-012
EXCEPT AS NOTED.
(R0.10)
B) THIS DIMENSION IS OUTSIDE THE JEDEC MS-012 VALUE.
C) ALL DIMENSIONS ARE IN MILLIMETERS.
D) DIMENSIONS ARE EXCLUSIVE OF BURRS, MOLD FLASH,
AND TIE BAR EXTRUSIONS.
E) LANDPATTERN STANDARD: SOIC127P600X145-14M
F) DRAWING FILE NAME AND REVISION : M14CREV1
0.90
0.50
0.36
SEATING
PLANE
DETAIL A
图 44.14 引脚、小外形集成电路 (SOIC)、非 JEDEC、 150 英寸窄体、 225SOP
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本和 / 或日期，并联系飞兆半导体代表核实或获得最新版本。封装规格并不超出飞兆公司全球范围内的条款与条件，尤其指保修，保修
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